LPDDR

Low-Power Double Data Rate ( LPDDR ), également connu sous le nom de LPDDR SDRAM , est un type de mémoire vive dynamique synchrone qui consomme moins d’énergie et est destiné aux ordinateurs mobiles et aux appareils tels que les téléphones mobiles. Les variantes plus anciennes sont également connues sous le nom de Mobile DDR et abrégées en mDDR.

DDR mobile : Samsung K4X2G323PD-8GD8

La SDRAM LPDDR moderne est distincte de la SDRAM DDR , avec diverses différences qui rendent la technologie plus appropriée pour l’application mobile. ^[1] Les normes de la technologie LPDDR sont développées indépendamment des normes DDR, avec LPDDR4X et même LPDDR5 par exemple mis en œuvre avant la SDRAM DDR5 et offrant des débits de données bien plus élevés que la SDRAM DDR4 .

Largeur de bus

Propriétés des différentes générations de LPDDR

LPDDR	1	1E	2	2E	3	3E	4	4X	5	5X
Densité maximale	32 bits	64 bits	64 bits	32 bits	32 bits
Horloge de matrice de mémoire (MHz)	200	266.7	200	266.7	200	266.7	200	266.7	400	533
Taille de prélecture	2 n	4 n	8 n	16 n
Densités de mémoire	64Mo 8 Go	1 Go 32 Go	4 Go 32 Go	4 Go 32 Go
Fréquence d’horloge du bus d’ E/S (MHz)	200	266.7	400	533.3	800	1067	1600	2133	3200	4267
Taux de transfert de données ( DDR ) (MT/s) [a]	400	533.3	800	1067	1600	2133	3200	4267	6400	8533
Tension(s) d’alimentation	1,8 V	1,2, 1,8 V	1,2, 1,8 V	1,1, 1,8 V	0,6, 1,1, 1,8 V	0,5, 1,05, 1,8 V	0,5, 1,05, 1,8 V
Bus de commande/d’adresse	19 bits, DTS	10 bits, DDR	6 bits, DTS	7 bits, DDR

Contrairement à la SDRAM standard, utilisée dans les appareils fixes et les ordinateurs portables et généralement connectée sur un bus mémoire de 64 bits, la LPDDR autorise également des canaux de 16 ou 32 ​​bits. ^[2]

Les versions « E » marquent les versions améliorées des spécifications. Ils officialisent l’overclocking de la matrice mémoire jusqu’à 266,7 MHz pour un gain de performances de 33 %. Les modules de mémoire mettant en œuvre ces fréquences plus élevées sont utilisés dans les MacBook Apple et les ordinateurs portables de jeu.

Comme avec la SDRAM standard, la plupart des générations doublent la taille de récupération interne et la vitesse de transfert externe. (DDR4 et LPDDR5 étant les exceptions.)

Générations

LPDDR(1)

La DDR basse consommation d’origine (parfois appelée rétroactivement LPDDR1 ) est une forme légèrement modifiée de DDR SDRAM , avec plusieurs modifications pour réduire la consommation d’énergie globale.

Plus important encore, la tension d’alimentation est réduite de 2,5 à 1,8 V. Des économies supplémentaires proviennent d’un rafraîchissement compensé en température (la DRAM nécessite un rafraîchissement moins souvent à basse température), d’un auto-rafraîchissement partiel de la matrice et d’un mode « deep power down » qui sacrifie toute la mémoire Contenu. De plus, les puces sont plus petites et utilisent moins d’espace sur la carte que leurs équivalents non mobiles. Samsung et Micron sont deux des principaux fournisseurs de cette technologie, qui est utilisée dans les tablettes et les téléphones tels que l’ iPhone 3GS , l’iPad d’origine , la Samsung Galaxy Tab 7.0 et le Motorola Droid X. ^[3]

LPDDR2

Puce Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2

En 2009, le groupe de normalisation JEDEC a publié JESD209-2, qui définissait une interface DDR basse consommation plus radicalement révisée. ^{[4] [5]} Il n’est pas compatible avec la SDRAM DDR1 ou DDR2 , mais peut accueillir soit :

• LPDDR2-S2 : 2 n de mémoire de prélecture (comme la DDR1),
• LPDDR2-S4 : mémoire de prélecture 4 n (comme la DDR2), ou
• LPDDR2-N : mémoire non volatile ( Flash NAND ).

Les états de faible puissance sont similaires au LPDDR de base, avec quelques options supplémentaires d’actualisation partielle de la baie.

Les paramètres de synchronisation sont spécifiés pour LPDDR-200 à LPDDR-1066 (fréquences d’horloge de 100 à 533 MHz).

Fonctionnant à 1,2 V, LPDDR2 multiplexe les lignes de commande et d’adresse sur un bus CA à double débit de données de 10 bits. Les commandes sont similaires à celles de la SDRAM normale , à l’exception de la réaffectation des opcodes de précharge et de fin de rafale :

Encodage de commande LPDDR2/LPDDR3 ^[4]

CK	CA0 ( RAS )	CA1 ( CAS )	CA2 ( NOUS )	CA3	CA4	CA5	CA6	CA7	CA8	CA9	Opération
↗	H	H	H	—	NON
↘	—
↗	H	H	L	H	H	—	Précharger toutes les banques
↘	—
↗	H	H	L	H	L	—	BA0	BA1	BA2	Précharger une banque
↘	—
↗	H	H	L	H	A30	A31	A32	BA0	BA1	BA2	Préactif (LPDDR2-N uniquement)
↘	A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
↗	H	H	L	L	—	Arrêt en rafale
↘	—
↗	H	L	H	réservé	C1	C2	BA0	BA1	BA2	Lecture (AP = précharge automatique)
↘	PA	C3	C4	C5	C6	C7	C8	C9	C10	C11
↗	H	L	L	réservé	C1	C2	BA0	BA1	BA2	Écrire (AP = précharge automatique)
↘	PA	C3	C4	C5	C6	C7	C8	C9	C10	C11
↗	L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2	Activer (R0–14=adresse de ligne)
↘	R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
↗	L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2	Activer (LPDDR2-N uniquement)
↘	A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
↗	L	L	H	H	—	Actualiser toutes les banques (LPDDR2-Sx uniquement)
↘	—
↗	L	L	H	L	—	Actualiser une banque (adressage circulaire)
↘	—
↗	L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5	Registre de mode lu (MA0–7=Adresse)
↘	MA6	MA7	—
↗	L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA5	Écriture de registre de mode (OP0–7=Data)
↘	MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7

Le bit d’adresse de colonne C0 n’est jamais transféré et est supposé être nul. Les transferts en rafale commencent donc toujours aux adresses paires.

LPDDR2 dispose également d’une sélection de puce active-bas (lorsqu’elle est élevée, tout est un NOP) et d’un signal CKE d’activation d’horloge, qui fonctionnent comme une SDRAM. Tout comme la SDRAM, la commande envoyée lors du cycle où CKE est abandonné pour la première fois sélectionne l’état de mise hors tension :

• Si la puce est active, elle se fige sur place.
• Si la commande est un NOP ( CS low ou CA0–2 = HHH), la puce est inactive.
• Si la commande est une commande de rafraîchissement (CA0–2 = LLH), la puce entre dans l’état d’auto-rafraîchissement.
• Si la commande est une fin de rafale (CA0–2 = HHL), la puce entre dans l’état de mise hors tension profonde. (Une séquence de réinitialisation complète est requise lors du départ.)

Les registres de mode ont été considérablement étendus par rapport à la SDRAM conventionnelle, avec un espace d’adressage de 8 bits et la possibilité de les relire. Bien qu’il soit plus petit qu’un EEPROM de détection de présence en série , suffisamment d’informations sont incluses pour éliminer le besoin d’en avoir un.

Les appareils S2 inférieurs à 4 Gbit et les appareils S4 inférieurs à 1 Gbit n’ont que quatre banques. Ils ignorent le signal BA2 et ne prennent pas en charge le rafraîchissement par banque.

Les dispositifs de mémoire non volatile n’utilisent pas les commandes de rafraîchissement et réaffectent la commande de précharge pour transférer les bits d’adresse A20 et plus. Les bits de poids faible (A19 et inférieur) sont transférés par une commande d’activation suivante. Cela transfère la ligne sélectionnée de la matrice mémoire vers l’un des 4 ou 8 tampons de données de ligne (sélectionnés par les bits BA), où ils peuvent être lus par une commande de lecture. Contrairement à la DRAM, les bits d’adresse de banque ne font pas partie de l’adresse mémoire ; n’importe quelle adresse peut être transférée vers n’importe quel tampon de données de ligne. Un tampon de données de ligne peut avoir une longueur de 32 à 4096 octets, selon le type de mémoire. Les lignes supérieures à 32 octets ignorent certains des bits d’adresse de poids faible dans la commande Activate. Les lignes inférieures à 4096 octets ignorent certains des bits d’adresse de poids fort dans la commande Lire.

La mémoire non volatile ne prend pas en charge la commande Write pour les tampons de données de ligne. Au lieu de cela, une série de registres de contrôle dans une région d’adresse spéciale prend en charge les commandes de lecture et d’écriture, qui peuvent être utilisées pour effacer et programmer la matrice de mémoire.

LPDDR3

En mai 2012, JEDEC a publié la norme JESD209-3 sur les dispositifs de mémoire à faible consommation. ^{[6] [7] [8]} Par rapport à LPDDR2, LPDDR3 offre un débit de données plus élevé, une plus grande bande passante et une plus grande efficacité énergétique, et une densité de mémoire plus élevée. LPDDR3 atteint un débit de données de 1 600 MT/s et utilise de nouvelles technologies clés : nivellement d’écriture et apprentissage des commandes/adresses, ^[9] terminaison sur puce (ODT) en option et faible capacité d’E/S. LPDDR3 prend en charge les types d’emballage sur emballage (PoP) et discrets.

Le codage des commandes est identique à LPDDR2, utilisant un bus CA 10 bits à double débit. ^[7] Cependant, la norme ne spécifie que 8 n -prefetch DRAM et n’inclut pas les commandes de mémoire flash.

Les produits utilisant LPDDR3 incluent le MacBook Air 2013, l’iPhone 5S , l’ iPhone 6 , le Nexus 10 , le Samsung Galaxy S4 (GT-I9500) et Microsoft Surface Pro 3 . ^[10] LPDDR3 est devenu courant en 2013, fonctionnant à 800 MHz DDR (1600 MT/s), offrant une bande passante comparable à la mémoire PC3-12800 pour Ordinateur portable en 2011 (12,8 Go/s de bande passante). ^[11] Pour atteindre cette bande passante, le contrôleur doit implémenter une mémoire à double canal. C’est par exemple le cas de l’Exynos 5 Dual ^[12] et du 5 Octa. ^[13]

Une version « améliorée » de la spécification appelée LPDDR3e augmente le débit de données à 2133 MT/s. Samsung Electronics a présenté les premiers modules LPDDR3 de 4 gigabits de classe 20 nm capables de transmettre des données jusqu’à 2 133 MT/s, soit plus du double des performances de l’ancien LPDDR2 qui n’est capable que de 800 MT/s. ^[14] Divers SoC de divers fabricants prennent également en charge nativement la RAM LPDDR3 à 800 MHz. Ceux-ci incluent les Snapdragon 600 et 800 de Qualcomm ^[15] ainsi que certains SoC des séries Exynos et Allwinner .

LPDDR4

Le 14 mars 2012, JEDEC a organisé une conférence pour explorer comment les futures exigences des appareils mobiles conduiront aux normes à venir comme LPDDR4. ^[16] Le 30 décembre 2013, Samsung a annoncé qu’il avait développé le premier LPDDR4 de 8 gigabits (1 Go) de classe 20 nm capable de transmettre des données à 3 200 MT/s, offrant ainsi des performances 50 % supérieures à celles du LPDDR3 le plus rapide et consommant environ 40 % d’énergie en moins à 1,1 volt. ^{[17] [18]}

Le 25 août 2014, JEDEC a publié la norme JESD209-4 LPDDR4 Low Power Memory Device. ^{[19] [20]}

Les changements importants comprennent :

• Doublement de la vitesse de l’interface et nombreux changements électriques conséquents, y compris le changement de la norme d’E/S en logique basse tension à terminaison oscillante (LVSTL)
• Doublement de la taille de prélecture interne et de la taille de transfert minimale
• Passage d’un bus de commande/d’adresse DDR 10 bits à un bus SDR 6 bits
• Passage d’un bus large de 32 bits à deux bus larges indépendants de 16 bits
• L’auto-rafraîchissement est activé par des commandes dédiées, plutôt que d’être contrôlé par la ligne CKE

La norme définit les packages SDRAM contenant deux canaux d’accès 16 bits indépendants, chacun connecté à jusqu’à deux matrices par package. Chaque canal a une largeur de 16 bits de données, possède ses propres broches de contrôle/d’adresse et permet d’accéder à 8 banques de DRAM. Ainsi, le boîtier peut être connecté de trois manières :

• Lignes de données et contrôle connectés en parallèle à un bus de données 16 bits, et seules les sélections de puces sont connectées indépendamment par canal.
• Aux deux moitiés d’un bus de données large de 32 bits, et les lignes de contrôle en parallèle, y compris la sélection de puce.
• Vers deux bus de données indépendants de 16 bits de large

Chaque puce fournit 4, 6, 8, 12 ou 16 gigabits de mémoire, la moitié à chaque canal. Ainsi, chaque banque est un seizième de la taille de l’appareil. Ceci est organisé en nombre approprié (16 Ko à 64 Ko) de lignes de 16384 bits (2048 octets). Une extension à 24 et 32 ​​gigabits est prévue, mais il n’est pas encore décidé si cela se fera en augmentant le nombre de rangées, leur largeur, ou le nombre de bancs.

Des boîtiers plus grands offrant une double largeur (quatre canaux) et jusqu’à quatre matrices par paire de canaux (8 matrices au total par boîtier) sont également définis.

Les données sont accessibles par rafales de 16 ou 32 transferts (256 ou 512 bits, 32 ou 64 octets, 8 ou 16 cycles DDR). Les rafales doivent commencer sur des limites de 64 bits.

Étant donné que la fréquence d’horloge est plus élevée et la longueur de rafale minimale plus longue que les normes antérieures, les signaux de commande peuvent être plus fortement multiplexés sans que le bus de commande/d’adresse ne devienne un goulot d’étranglement. LPDDR4 multiplexe les lignes de commande et d’adresse sur un bus CA à débit de données unique de 6 bits. Les commandes nécessitent 2 cycles d’horloge et les opérations de codage d’une adresse (par exemple, activer une ligne, lire ou écrire une colonne) nécessitent deux commandes. Par exemple, demander une lecture à partir d’une puce inactive nécessite quatre commandes prenant 8 cycles d’horloge : Activate-1, Activate-2, Read, CAS-2.

La ligne de sélection de puce (CS) est active -haute . Le premier cycle d’une commande est identifié par le fait que la sélection de puce est élevée ; il est faible pendant le deuxième cycle.

Encodage de commande LPDDR4 ^{[20] : 151}

Premier cycle (CS=H)	Deuxième cycle (CS=L)	Opération
CA5	CA4	CA3	CA2	CA1	CA0	CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L	—	Pas d’opération
H	L	L	L	L	L		OP4	OP3	OP2	OP1	1	Commande polyvalente
UN B	H	L	L	L	L	—	BA2	BA1	BA0	Précharge (AB=toutes les banques)
UN B	L	H	L	L	L	—	BA2	BA1	BA0	Rafraîchir (AB=Toutes les banques)
—	H	H	L	L	L	—	Entrée d’auto-actualisation
BL	L	L	H	L	L	PA	C9	—	BA2	BA1	BA0	Écriture-1 (+CAS-2)
—	H	L	H	L	L	—	Sortie d’auto-rafraîchissement
	L	H	H	L	L	PA	C9	—	BA2	BA1	BA0	Écriture masquée-1 (+CAS-2)
—	H	H	H	L	L	—	(réservé)
BL	L	L	L	H	L	PA	C9	—	BA2	BA1	BA0	Lecture-1 (+CAS-2)
C8	H	L	L	H	L	C7	C6	C5	C4	C3	C2	CAS-2
—	H	L	H	L	—	(réservé)
OP7	L	L	H	H	L	MA5	MA4	MA3	MA2	MA1	MA0	Mode Register Write-1 et -2 MA=Adresse, OP=Données
OP6	H	L	H	H	L	OP5	OP4	OP3	OP2	OP1	OP0
—	L	H	H	H	L	MA5	MA4	MA3	MA2	MA1	MA0	Lecture du registre de mode (+CAS-2)
—	H	H	H	H	L	—	(réservé)
R15	R14	R13	R12	L	H	R11	R10	R16	BA2	BA1	BA0	Activer-1 et -2
R9	R8	R7	R6	H	H	R5	R4	R3	R2	R1	R0

La commande CAS-2 est utilisée comme deuxième moitié de toutes les commandes qui effectuent un transfert sur le bus de données et fournit des bits d’adresse de colonne de poids faible :

• Les commandes de lecture doivent commencer sur une adresse de colonne qui est un multiple de 4 ; il n’est pas prévu de communiquer un bit d’adresse C0 ou C1 non nul à la mémoire.
• Les commandes d’écriture doivent commencer sur une adresse de colonne qui est un multiple de 16 ; C2 et C3 doivent être nuls pour une commande d’écriture.
• La lecture du registre de mode et certaines commandes polyvalentes doivent également être suivies d’une commande CAS-2, cependant tous les bits de la colonne doivent être à zéro (bas).

La longueur de rafale peut être configurée pour être de 16, 32 ou sélectionnable dynamiquement par le bit BL des opérations de lecture et d’écriture.

Un signal DMI (masque de données/inversion) est associé à chacune des 8 lignes de données et peut être utilisé pour minimiser le nombre de bits à l’état haut pendant les transferts de données. A l’état haut, les 8 autres bits sont complétés par l’émetteur et le récepteur. Si un octet contient cinq bits 1 ou plus, le signal DMI peut être mis au niveau haut, avec trois lignes de données ou moins. Comme les lignes de signal sont terminées bas, cela réduit la consommation d’énergie.

(Une utilisation alternative, où DMI est utilisé pour limiter le nombre de lignes de données qui basculent à chaque transfert à 4 au maximum, minimise la diaphonie. Cela peut être utilisé par le contrôleur de mémoire pendant les écritures, mais n’est pas pris en charge par les dispositifs de mémoire.)

L’inversion du bus de données peut être activée séparément pour les lectures et les écritures. Pour les écritures masquées (qui ont un code de commande séparé), le fonctionnement du signal DMI dépend de l’activation ou non de l’inversion d’écriture.

• Si DBI sur les écritures est désactivé, un niveau haut sur DMI indique que l’octet de données correspondant doit être ignoré et non écrit
• Si DBI sur les écritures est activé, un niveau bas sur DMI, combiné à un octet de données avec 5 bits ou plus définis, indique qu’un octet de données doit être ignoré et non écrit.

LPDDR4 inclut également un mécanisme de « rafraîchissement de ligne ciblé » pour éviter la corruption due au  » marteau de ligne  » sur les lignes adjacentes. Une séquence spéciale de trois séquences d’activation/précharge spécifie la ligne qui a été activée plus souvent qu’un seuil spécifié par l’appareil (200 000 à 700 000 par cycle de rafraîchissement). En interne, le périphérique actualise les lignes physiquement adjacentes plutôt que celle spécifiée dans la commande activate. ^{[21] [20] : 153–54}

LPDDR4X

Samsung Semiconductor a proposé une variante LPDDR4 qu’il a appelée LPDDR4X. ^{[22] : 11} LPDDR4X est identique au LPDDR4, sauf que de l’énergie supplémentaire est économisée en réduisant la tension d’E/S (Vddq) de 1,1 V à 0,6 V. Le 9 janvier 2017, SK Hynix a annoncé des packages LPDDR4X de 8 et 16 Go. ^{[23] [24]} JEDEC a publié la norme LPDDR4X le 8 mars 2017. ^[25] Outre la tension inférieure, des améliorations supplémentaires incluent une option de matrice à canal unique pour les applications plus petites, de nouveaux packages MCP, PoP et IoT, ainsi qu’une définition et améliorations de synchronisation pour la pente de vitesse la plus élevée de 4266 MT/s.

LPDDR5

Le 19 février 2019, JEDEC a publié le JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5). ^[26]

Samsung a annoncé qu’il disposait de prototypes de puces LPDDR5 fonctionnels en juillet 2018. LPDDR5 introduit les modifications suivantes : ^[27]

• Le taux de transfert de données est augmenté à 6400 Mbit/s.
• Des horloges différentielles sont utilisées
• Le prefetch n’est plus doublé, mais reste à 16 n
• Le nombre de banques est porté à 16, divisé en quatre groupes bancaires de type DDR4
• Améliorations de l’économie d’énergie : ^[26]
  • Commandes Data-Copy et Write-X (tout un ou tout zéro) pour réduire le transfert de données
  • Mise à l’échelle dynamique de la fréquence et de la tension
• Une nouvelle architecture de synchronisation appelée WCK & Read Strobe (RDQS) ^[26]

Les contrôleurs de mémoire AMD Van Gogh (à paraître), Intel Tiger Lake , Apple Silicon , Huawei Kirin 9000 et Snapdragon 888 prennent en charge LPDDR5.

LPDDR5X

Le 28 juillet 2021, JEDEC a publié le JESD209-5B, Standard for Low Power Double Data Rate 5X (LPDDR5X) ^[28] avec les modifications suivantes :

• Extension de vitesse jusqu’à 8533 Mbit/s
• Améliorations de l’intégrité du signal avec l’égalisation TX/RX
• Améliorations de la fiabilité via la nouvelle fonctionnalité Adaptive Refresh Management
• La prélecture est toujours la même que LPDDR5 à 16n

Le 9 novembre 2021, Samsung a annoncé que la société avait développé la première DRAM LPDDR5x du secteur. L’implémentation de Samsung implique des matrices de 16 gigabits (2 Go), sur un nœud de processus de 14 nm , avec des modules pouvant contenir jusqu’à 32 matrices (64 Go) dans un seul boîtier. Selon l’entreprise, les nouveaux modules consommeraient 20 % d’énergie en moins que le LPDDR5. ^[29] Selon Andrei Frumusanu d’ Anandtech , le LPDDR5X dans les SoC et d’autres produits était attendu pour la génération d’appareils 2023. ^[30]

Le 19 novembre 2021, Micron a annoncé que Mediatek avait validé sa DRAM LPDDR5X pour le SoC Dimensity 9000 5G de Mediatek. ^[31]

Remarques

1. ^ Équivalent, Mbit/s/broche.

Références

1. ^ « Quand est-ce que LPDDR3 n’est pas LPDDR3? Quand c’est DDR3L… » . Engagé dans le blog Memory . Récupéré le 16 juillet 2021 .
2. ^ « LPDDR » . Wiki Texas Instruments . Récupéré le 10 mars 2015 .
3. ^ Anandtech Samsung Galaxy Tab – La revue Anandtech , 23 décembre 2010
4. ^ ^{a b} Norme JEDEC: Low Power Double Data Rate 2 (LPDDR2) (PDF) , JEDEC Solid State Technology Association, février 2010 , récupéré le 30 décembre 2010
5. ^ « JEDEC annonce la publication de la norme LPDDR2 pour les périphériques de mémoire à faible puissance » . Communiqué de presse . 2 avril 2009 . Récupéré le 28 novembre 2021 .
6. ^ JEDEC publie la norme LPDDR3 pour les puces mémoire basse consommation Archivé le 20 mai 2012 à la Wayback Machine , magazine Solid State Technology
7. ^ ^{a b} JESD209-3 Norme de dispositif de mémoire à faible consommation d’énergie LPDDR3 , JEDEC Solid State Technology Association
8. ^ « JEDEC annonce la publication de la norme LPDDR3 pour les dispositifs de mémoire à faible puissance » . jedec.org . Récupéré le 10 mars 2015 .
9. ^ Vous voulez un aperçu rapide et grossier de la nouvelle spécification JEDEC LPDDR3 ? EETimes le sert Archivé le 28/07/2013 à la Wayback Machine , Denali Memory Report
10. ^ À l’intérieur du Samsung Galaxy S4 Archivé le 29/04/2013 à la Wayback Machine , Chipworks
11. ^ La mémoire haute performance Samsung LPDDR3 permet des appareils mobiles incroyables en 2013, 2014 – Bright Side of News
12. ^ « Samsung Exynos » . samsung.com . Récupéré le 10 mars 2015 .
13. ^ Samsung dévoile un processeur mobile à huit cœurs sur EEtimes
14. ^ Produisant maintenant quatre Gigabit LPDDR3 Mobile DRAM, en utilisant la technologie de processus de classe 20 nm * , Businesswire
15. ^ Dévoilement des processeurs Snapdragon série 800 et 600 , Qualcomm
16. ^ « JEDEC pour se concentrer sur la technologie mobile dans la conférence à venir » . jedec.org . Récupéré le 10 mars 2015 .
17. ^ « Samsung développe la première DRAM mobile LPDDR4 8 Go de l’industrie » . Samsung demain (blog officiel). Samsung Electronique . Récupéré le 10 mars 2015 .
18. ^ http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf Norme JESD79 DDR4 SDRAM
19. ^ « JEDEC publie la norme LPDDR4 pour les dispositifs de mémoire à faible consommation » , JEDEC Solid State Technology Association.
20. ^ ^{a b c} Norme JEDEC: Low Power Double Data Rate 4 (LPDDR4) (PDF) , JEDEC Solid State Technology Association, août 2014 , récupéré le 25 décembre 2014 Le nom d’utilisateur et le mot de passe « cypherpunks » permettront le téléchargement.
21. ^ « Commande de rafraîchissement du marteau de ligne » . Brevets . US20140059287 . Récupéré le 10 mars 2015 .
22. ^ Reza, Ashiq (16 septembre 2016). Le « besoin de mémoire » donne naissance à une « nouvelle mémoire » (PDF) . Sommet Qualcomm 3G LTE. Hong Kong.
23. ^ Chilov, Anton. « SK Hynix annonce des packages DRAM LPDDR4X-4266 de 8 Go » . Récupéré le 28 juillet 2017 .
24. ^ « SK하이닉스 세계 최대 용량의 초저전력 모바일 D램 출시 » . Skhynix (en coréen) . Récupéré le 28 juillet 2017 .
25. ^ « JEDEC met à jour les normes pour les périphériques de mémoire à faible consommation » . JEDEC . Récupéré le 28 juillet 2017 .
26. ^ ^{un bc « la Norme de Mises à Jour de JEDEC pour les Périphériques de Mémoire de Basse Puissance : LPDDR5}  » . jedec.org . Récupéré le 19 février 2019 .
27. ^ Smith, Ryan (16 juillet 2018). « Samsung annonce la première puce DRAM LPDDR5, cible des débits de données de 6,4 Gbit/s et une puissance réduite de 30 % » . Anandtech .
28. ^ « JEDEC publie des normes nouvelles et mises à jour pour les dispositifs de mémoire à faible consommation utilisés dans les applications 5G et AI » . jedec.org . Récupéré le 28 juillet 2021 .
29. ^ « Samsung développe la première DRAM LPDDR5X de l’industrie » . Samsung.com . _ 9 novembre 2021 . Récupéré le 9 novembre 2021 .
30. ^ Frumusanu, Andrei (9 novembre 2021). « Samsung annonce le premier LPDDR5X à 8,5 Gbit/s » . Anandtech.com . _ Récupéré le 9 novembre 2021 .
31. ^ « Micron et MediaTek sont les premiers à valider LPDDR5X | Micron Technology » .

Liens externes

• Micron
• Elpida
• Nanya
• Samsung
• Pages JEDEC : SDRAM LOW POWER DOUBLE DATA RATE 3 (LPDDR3)